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靳远-源程序
- 几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码-several VHDL source code, and in my preparation of a five pipelined RISC CPU code
1_TO_4
- 大型risc处理器设计源代码,这是书中的代码 基于流水线的risc cpu设计-large risc processor design source code, which is based on the code book pipelined design of the risc cpu
CPU_use
- 使用VHDL语言编写的简单8位流水线CPU 它有六级流水功能,通过仿真 可以下载到实验箱,也有波形仿真-use VHDL to prepare a simple eight pipelined CPU it has six functional water, Simulation experiments can be downloaded to the box, a waveform simulation
leg_source
- verilog hdl编写,六段流水线CPU.程序完整,功能强惊。分为多模块编写-verilog hdl prepared replace pipelined CPU. The integrity of the process, strong function scared. Divided into multiple modules prepared
Godson1
- 龙芯一号的数据手册! 通用32 位微处理器,支持MIPS-III 指令 主频为200~266MHZ 基于操作队列复用的高效7 级标量流水线 高效的64 位浮点流水单元 浮点性能220 MFLOP @250MHz 内置MMU、TLB 实现从程序虚拟地址到CPU物理地址的转换-Godson manual data on the 1st! Definitive 32 microprocessor, support MIPS-III Directive megabyte of 2
PipeLineNewVisual
- CPU内部流水线过程模拟程序,对其中各种状态进行模拟,并给出实时状态
GetCPU
- 一个利用DLL实现获得CPU信息的代码,十分专业,不但可以获得CPU的速度、型号等,而且可以获得CPU的缓存大小、流水线数等等30多项CPU的特性,而且,带了DLL的VC源程序-a DLL using information obtained CPU code, very professional, not only can the CPU speed, models, but the available CPU cache size, number, etc. Line 30 of the c
mips3
- modelsim+dc开发的4级流水线结构的MIPS CPU,完成基本的逻辑运算和跳转。测试程序为希尔排序,结果正确。
32_bit_cpu
- 两条5级的并行流水线,乘法器还有一个简单的中断系统(带一个中断管理的‘操作系统’吧),再加上一个编译器。 主要是说明一下CPU的设计方法,还有一些简单的模块例如加法器,乘法器
CPU16
- 用VHDL语言开发的一个16位的具有5级流水线的CPU设计
FPGA_design_of_a_pipelined_CPU
- 基于FPGA流水线CPU控制器的设计与实现:在FPGA上设计并实现了一种具有MIPS风格的CPU硬布线控制器。-FPGA design of a pipelined CPU:a hard-wiring CPU controller with a MIPS-style is designed in FPGA.
DLXwhitcache
- 一个DLX流水线CPU的实现 附带一个两级cache的存储层次实现-DLX pipeline a CPU attached to the realization of a two-tier level of cache memory to achieve
cpu
- 16位五级流水线CPU no cache-16 five pipelined CPU no cache
CPU
- 五级流水线.期末的project,写了很详细的注释,应该能看得懂了吧。-Five-stage pipeline. Closing the project, wrote a very detailed notes, should be able to understand it.
RISC-CPU
- 精简指令集 16位流水线CPU 可实现硬件模拟-16-bit pipelined RISC CPU hardware emulation can be achieved
cpu
- vhdl实现处理器基本功能,不包括流水线-VHDL to achieve the basic functions of the processor
CPU-
- 五级流水线CPU实现(带Hazard),还没来得及实现Cache求高人指教-pipeline CPU with Hazard
CPU_Verilog
- 此代码完成了流水线CPU的设计。其中有ALU,控制模块,UART等verilog代码。(This code completes the design of pipelined CPU)
p5_clean
- 支持20条指令的五级流水cpu,北航计算机组成p5实验(A five level pipelining CPU that supports 20 instructions)
Final_final_test
- 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法,广泛应用于高档CPU的架构中。根据MIPS处理器的特点,将整体的处理过程分为取指令(IF)、指令译码(ID)、执行(EX)、存储器访问(MEM)和寄存器会写(WB)五级,对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期,每个时钟周期的上升沿来临时,此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)